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https://hdl.handle.net/20.500.12104/80592Registro completo de metadatos
| Campo DC | Valor | Lengua/Idioma |
|---|---|---|
| dc.contributor.advisor | Becerra Alvarez, Edwin Christian | |
| dc.contributor.advisor | Raygoza Panduro, Juan José | |
| dc.contributor.author | Sáenz Saldaña, Josué | |
| dc.date.accessioned | 2020-04-05T22:59:54Z | - |
| dc.date.available | 2020-04-05T22:59:54Z | - |
| dc.date.issued | 2017 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12104/80592 | - |
| dc.identifier.uri | http://wdg.biblio.udg.mx | |
| dc.description.abstract | Resumen Los FPGA son dispositivos reconfigurables que son muy eficientes y económicos en lo que respecta a aplicaciones de bajo volumen de producción, ya que es fácil y rápido diseñar circuitos digitales en ellos y programarlos en comparación con otras tecnologías. Sin embargo, su flexibilidad los hace más grandes en términos de área, tienen menor velocidad a la hora de ejecutar una aplicación y consumen una mayor cantidad de potencia que sus contrapartes en ASICs. Es por esto que en esta tesis se propone una arquitectura FPGA heterogénea de malla, con bloques de aplicación específica enfocados en el procesamiento digital de señales, con lo cual se tiene la flexibilidad del FPGA y se reduce el consumo de área. | |
| dc.description.tableofcontents | Indice general Índice general III Índice de figuras VII Índice de tablas XI Acrónimos XIII l. Introducción 1 l. l. Justificación 5 1.2. Hipótesis . 5 1.3. Objetivos 6 1.3.1. Objetivo General 6 1.3.2. Objetivos Particulares 6 1.4. Metodología . . . . . . 6 1.5. Resultados Esperados . 8 iv ÍNDICE GENERAL 1.6. Organización de la Tesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 2. Sistemas Lógicos Reconfigurables 9 2.1. Antecedentes ... 2.2. Microprocesadores 10 11 2.3. Procesador del Conjuto de Instrucciones de Aplicación Específica (ASIPs) . 13 2.4. Circuitos Integrados de Aplicación Específica (ASICs) 2.5. ASICs Estructurados . . . 2.6. Introducción a los FPGAs 2. 7. Tecnologías de Programación 2. 7.1. Tecnología de Programación SRAM 2.8. Bloque Lógico Reconfigurable . . . . . 2.9. Arquitecturas FPGA de Enrutamiento 2.10. Flujo del Diseño ............ . 2.10.1. Optimización Lógica, Mapeo y Empaquetado . 2.11. Arquitectura FPGA de Malla o Isla ......... . 2.11.1. Flujo de Software para una Arquitectura de Malla . 2.12. Arquitectura FPGA de Árbol o Jerárquica ........ . 2.12.1. Flujo de Software para una Arquitectura Tipo Árbol 14 15 16 19 19 21 24 26 28 28 34 34 39 ÍNDICE GENERAL 2.13. Tendencias de Investigación en FPGAs . 2.13.1. FPGAs de Aplicación Especifica . 2.13.2. Arquitectura FPGA Híbrida ... 2.13.3. FPGAs de Tiempo Multiplexado 2.13.4. Arquitecturas de FPGAs Asíncronas 2.13.5. Reducción de Potencia en un FPGA. 2.13.6. Arquitecturas de Altera 2.14. Conclusiones .......... . 3. Descripción del FPGA 3.1. Introducción ..... 3.2. Red de Enrutamiento . 3.3. CLB 3.3.1. LUT 3.4. Tiles .... 3.5. Bloques de Aplicación Especifica 3.5.1. RAM ..... . 3.5.2. Mariposa FFT 3.6. Conclusiones . . . . . . V 40 40 41 44 45 46 47 49 51 51 52 57 59 60 62 63 64 69 vi 4. Resultados de Simulación Eléctrica 4.1. Introducción . . . . . . . 4.2. Bloque de Conmutación 4.3. CLB 4.4. Tile 4.5. FPGA Homogéneo 4.6. Memoria RAM . . 4. 7. Transformada de Rápida Fourier . 4.8. FPGA Heterogéneo 4.9. Conclusiones .... 5. Conclusiones y Trabajo Futuro A. Tecnología CMOS 130 nm B. Tutorial de Alliance CAD Tools Bibliografía ÍNDICE GENERAL 71 71 72 73 75 79 83 84 89 92 93 97 113 143 | |
| dc.format | application/PDF | |
| dc.language.iso | spa | |
| dc.publisher | Biblioteca Digital wdg.biblio | |
| dc.publisher | Universidad de Guadalajara | |
| dc.rights.uri | https://wdg.biblio.udg.mx/politicasdepublicacion.php | |
| dc.title | METODOLOGÍA DE DISEÑO DE UN SISTEMA DIGITAL RECONFIGURABLE PARA EL PROCESAMIENTO DE SEÑALES | |
| dc.type | Tesis de Maestria | |
| dc.rights.holder | Universidad de Guadalajara | |
| dc.rights.holder | Sáenz Saldaña, Josué | |
| dc.coverage | Guadalajara, Jalisco | |
| dc.type.conacyt | masterThesis | - |
| dc.degree.name | MAESTRIA EN CIENCIAS EN INGENIERÍA EN ELECTRÓNICA Y COMPUTACIÓN | - |
| dc.degree.department | CUCEI | - |
| dc.degree.grantor | Universidad de Guadalajara | - |
| dc.degree.creator | MAESTRO EN CIENCIAS EN INGENIERÍA EN ELECTRÓNICA Y COMPUTACIÓN | - |
| Aparece en las colecciones: | CUCEI | |
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