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https://hdl.handle.net/20.500.12104/80591Registro completo de metadatos
| Campo DC | Valor | Lengua/Idioma |
|---|---|---|
| dc.contributor.advisor | Raygoza Panduro, Juan José | |
| dc.contributor.advisor | Ortega Cisneros, Susana | |
| dc.contributor.author | Sandoval López, José Itzcóatl | |
| dc.date.accessioned | 2020-04-05T22:59:54Z | - |
| dc.date.available | 2020-04-05T22:59:54Z | - |
| dc.date.issued | 2016 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12104/80591 | - |
| dc.identifier.uri | http://wdg.biblio.udg.mx | |
| dc.description.abstract | Resumen La tecnología Multicore (Multiprocesador) es un nuevo enfoque que sirve de puen- te para la creciente necesidad de cómputo entre las aplicaciones y el rendimiento entregado por los procesadores existentes. Un punto clave, para lograr un buen fun- cionamiento, son las arquitecturas de interconexión de alto rendimiento para Sistemas Multicore On Chip (MCSoC). Una arquitectura de interconexión conocida como Net- work On Chip, proporciona paquetes en lugar de palabras en la comunicación de núcleos de procesamiento. Es decir: mediante la conmutación de paquetes de manera asíncrona se incrementa el ancho de banda y se mejora la distribución y propagación de retardos entre los núcleos de procesamiento; El presente trabajo se enfoca en la metodología de diseño de interconexión, para un sistema de procesamiento de cifrado de información multinúcleo, otorgando velocidad de operación entre los distintos núcleos de procesamiento, atendiendo las necesidades de cómputo de hoy en día. Además de dar pie para que se generen nuevos trabajos sobre la evolución y adaptación de MCSoC. | |
| dc.description.tableofcontents | Indice general Lista de Acrónimos Agradecimientos Resumen Abstract l. Introducción 1.1. Tecnología Multiprocesador (Multicore). 1.2. Red De Comunicación Integrada . 1.3. Dispositivos Reconfigurables 1.4. Justificación 1.5. Objetivos . 1.5.1. Objetivo General 1.5.2. Objetivos Específicos 1.6. Hipótesis . . l. 7. Metodología 1.8. Resultados Esperados . 2. Tecnologías Multiprocesador y Multinúcleo 2.1. Paralelismo . . . . . . . . . . . . . . . . 2.2. Cálculo de la aceleración obtenida con el paralelismo . . . . . . . . . . . . . . . . 1 11 13 15 17 19 20 20 21 21 22 22 22 23 23 23 25 26 26 2 2.2.1. Ley De Amdahl .. 2.2.2. Ley De Gustafson . 2.3. Clasificación del paralelismo 2.4. Arquitecturas para sistemas con procesamiento en paralelo 2 .4.1. Clasificación de los procesadores . . . . 2.4.2. MCSoC ( Multicore Systems On-Chip) 2.4.3. MCSoC Heterogéneo Y MCSoC Homogéneo 2.5. MCSoC y su interconexión . . . . . . . . 2.6. Dependencias en arquitecturas paralelas 2. 7. Trabajos previos . . . . . . . . . . . . . 2.7.1. Sistema Multicore Embebido Basado en Microblaze 2.7.2. Una Arquitectura Multinúcleo de Alto Rendimiento Computacional Científica Utilizando FPGAs ... 2. 7.3. Implementación en Verilog de Motores de Cifrado Paralelo de AES para Procesador en matrices . . 2. 7.4. Paralelización del Algoritmo Criptográfico GOST Empleando el Paradigma de Memoria Compartida 2.7.5. TILE Pro64TM ................. . 3. Red de Comunicación Integrada ( Network on Chip) 3.1. Network on Chip ............... . 3.2. Modelo de interconexión de sistemas abiertos . 3.2.1. Descripción de las capas del modelo de interconexión 3.3. Características de una NoC 3.4. Topologías para N oC . . . . 3.5. Mecanismos de conmutación en una NoC 3.5.1. Conexión por conmutación de circuitos 3.5.2. Conexión por conmutación de paquetes 3.5.3. Estructura de un paquete . . . . . . . 3.5.4. Técnicas de transferencia de paquetes . 27 29 30 35 37 38 39 39 41 43 43 45 48 52 53 57 58 58 59 62 64 70 72 73 74 75 3.6. Mecanismos de control de flujo de fiits 3. 7. Mecanismos de encaminamiento . . . . 3. 7.1. Inanición, bloqueo de punto muerto y bloqueo activo 3. 7.2. Algoritmos de encaminamiento 3. 7.3. Tablas de encaminamiento . . . 3. 7.4. Encaminamiento combinacional 3.8. Interfaces de red . . . . . 3.9. Calidad de servicio (QoS) 3.9.1. Niveles de QoS en una red 3.10. Trabajos previos . . . . . . . . . 3.10.1. Propuesta de una arquitectura para conmutadores de red en chip con control de flujo de datos basado en conmutación de 3 78 79 79 80 82 83 84 85 86 87 circuitos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 3.10.2. Diseño de una interface de red de baja latencia utilizando doble registro de memoria para N oC . . . . . . . . . . . . . . . . 88 4. Sistema Multiprocesador con Red de Comunicación Integrada 91 4.1. Estándar Avanzado de Encriptación AES 92 4.2. Núcleo de procesamiento (AES Core) 93 4.2.1. Add-Round-Key . 95 4.2.2. Sub-Bytes . 95 4.2.3. Shift-Rows . 97 4.2.4. Mix-Columns 99 4.2.5. Contadores . 102 4.2.6. Unidad de control . 104 4.3. Núcleo de procesamiento Expander Key Core 106 4.3.1. Key Block . . . . . . . . . . . . 107 4.3.2. Contadores y unidad de Control 108 4.4. Red de Comunicación Integrada . . . . 110 4.4.1. Handshake entre las interfaces de red de los núcleos 110 4 4.4.2. Interfaz para el núcleo AES Core ..... 4.4.3. Interfaz para el núcleo Expander Key Core 4.4.4. Funcionamiento de las interfaces . 4.4.5. Topología ....... . 4.4.6. Paquetes de información 4.4. 7. Conmutador . . . . . . . 5. Pruebas y Resultados 5.1. AES Core ..... 5.2. Expander Key Core . 5.3. Sistema con núcleos de procesamiento . 5.4. Árbitro controlador de buses . . 6. Conclusiones y Trabajos Futuros 6.0.1. Conclusiones 6.0.2. Trabajos futuros 6.0.3. Publicaciones . . A. Mecanismo de conmutación 4 bits (switch) A. l. Conmutador de 4 bits . . . . . . . . . . . . . A.2. Arreglo de multiplexores para el conmutador A.3. Multiplexor para los conmutadores Bibliografía 111 113 114 118 119 121 129 130 133 135 139 143 143 144 145 147 147 150 151 153 | |
| dc.format | application/PDF | |
| dc.language.iso | spa | |
| dc.publisher | Biblioteca Digital wdg.biblio | |
| dc.publisher | Universidad de Guadalajara | |
| dc.rights.uri | https://wdg.biblio.udg.mx/politicasdepublicacion.php | |
| dc.title | Sistema Multiprocesador con Red de Comunicación Integrada en Dispositivos Reconfigurables | |
| dc.type | Tesis de Maestria | |
| dc.rights.holder | Universidad de Guadalajara | |
| dc.rights.holder | Sandoval López, José Itzcóatl | |
| dc.coverage | Guadalajara, Jalisco | |
| dc.type.conacyt | masterThesis | - |
| dc.degree.name | MAESTRIA EN CIENCIAS EN INGENIERÍA EN ELECTRÓNICA Y COMPUTACIÓN | - |
| dc.degree.department | CUCEI | - |
| dc.degree.grantor | Universidad de Guadalajara | - |
| dc.degree.creator | MAESTRO EN CIENCIAS EN INGENIERÍA EN ELECTRÓNICA Y COMPUTACIÓN | - |
| Aparece en las colecciones: | CUCEI | |
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