Diseño de un procesador asíncrono auto temporizado de 4 fases para la implementación de un protocolo de Comunicación por Representación de Dirección de Eventos (AER)

Abstract

Esta tesis presenta la implementación de un microprocesador asíncrono Self‐Timed de 4 fases con un módulo dedicado al protocolo de comunicación por Representación de Dirección de Eventos (AER). La principal aportación de esta tesis es contribuir a la base del diseño de microprocesadores asíncronos funcionales en FPGAs utilizando los circuitos Self‐Timed en diseños futuros de circuitos asíncronos en FPGAs. Se describen las ventajas, así como las desventajas, de los diseños asíncronos sobre los diseños síncronos. Se describe el protocolo de Comunicación por Representación de Dirección de Eventos (AER) que emplea un protocolo comunicación asíncrona Self‐Timed, mismo que también se describe. Se trabaja sobre la dificultad principal para implementación de circuitos Self‐Timed en FPGAs, la generación de retardos. La dificultad radica en usar las herramientas de síntesis, creadas y depuradas para diseños síncronos, en diseños asíncronos. Se propone una solución para generación de los retardos. Se describen las principales características de algunos microprocesadores asíncronos existentes. La mayoría de éstos están diseñados con tecnología de muy alta escala de integración, pero también se encuentran diseños en dispositivos reconfigurables. La descripción de estos microprocesadores incluye la tecnología en que fue implementado, el método asíncrono utilizado, el ancho de palabra de los datos y el rendimiento obtenido. Con estos parámetros se realizó una tabla comparativa con las principales características de estos microprocesadores. Se diseña un módulo para la comunicación AER, mismo que se comunica asíncronamente con el microprocesador diseñado. Se aborda el modelo de transmisión de datos, se dimensiona el receptor para la capacidad de la FPGA propuesta y se comprueba su funcionamiento con el sistema de prueba propuesto. En el diseño del microprocesador se abarca la descripción de su arquitectura, los módulos empleados, así como la implementación del microprocesador en sus dos modalidades, uno completamente síncrono y uno asíncrono, implementados en la misma FPGA y con la misma arquitectura. Se presentan las ocupaciones y el rendimiento del diseño propuesto en su modalidad síncrona y asíncrona. También se muestra una tabla que compara el consumo de potencia de ambos microprocesadores. Se realizan simulaciones para obtener los tiempos que tardan los ciclos de búsqueda y ejecución de cada microprocesador. Se obtiene el rendimiento de los dos microprocesadores con el mismo programa de prueba, dando como resultado una ventaja en general del microprocesador asíncrono sobre el síncrono.