Por favor, use este identificador para citar o enlazar este ítem:
https://hdl.handle.net/20.500.12104/79988Registro completo de metadatos
| Campo DC | Valor | Lengua/Idioma |
|---|---|---|
| dc.contributor.advisor | Raygoza Panduro, Juan José | |
| dc.contributor.advisor | Becerra Álvarez, Edwin Christian | |
| dc.contributor.author | Rios Arrañaga, Jaime David | |
| dc.date.accessioned | 2019-12-24T02:33:22Z | - |
| dc.date.available | 2019-12-24T02:33:22Z | - |
| dc.date.issued | 1969-12-31 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12104/79988 | - |
| dc.identifier.uri | https://wdg.biblio.udg.mx | |
| dc.description.abstract | En este documento se presenta una implementación en Hardware Reconfigurable (FPGA, Field Programmable Gate Array) del sistema criptográfico de clave pública propuesto por Pascal Paillier. Para su desarrollo se consideraron aquellos algoritmos utilizados en circuitos aritméticos que se distinguen por su baja utilización de recursos respecto a otros algoritmos dedicados a la misma tarea. Como resultado, se obtuvo un sistema de encriptación/desencriptación implementado para el uso de claves de 16 bits, capaz de expandirse para utilizar claves de mayor longitud. | |
| dc.description.tableofcontents | 1 INTRODUCCIÓN 1 1.1 Antecedentes 1.2 Planteamiento del problema 1.3 Objetivo 1.4 Justificación 1.5 Hipótesis 1.6 Metodología 1.7 Organización de la tesis 2 SISTEMAS CRIPTOGRÁFICOS Y EL ALGORITMO DE PAILLIER 2.1 Sistemas criptográficos 2.2 Clasificación de los Sistemas Criptográficos Modernos 2.2.1 Criptografía de clave Privada 2.2.2 Criptografía de clave Pública 2.2.3 Cifrado homomórfico 2.3 Seguridad en los sistemas criptográficos 2.4 El Criptosistema de Paillier 2.4.1 Esquema 1: Esquema de encriptación probabilístico 2.4.2 Esquema 2: Permutación trampa de una vía o Unidireccional 2.4.3 Esquema 3: Variante con rápido descifrado 2.4.4 Propiedades 2.4.5 Observaciones del sistema de paillier 3 PROPUESTA DE DISEÑO 3.1 Generador de números aleatorios 3.1.1 Generador de bits aleatorios y generador de números aleatorios 3.1.2 Requerimientos generales 3.1.3 Clasificación 3.2 Sumadores Carry Lookahead 3.2.1 CLA nivel 1 3.2.2 CLA nivel 2 3.2.3 CLA nivel 3 o más 3.3 División binaria 3.3.1 Algoritmo de división con restauración 3.3.2 Algoritmo de división sin restauración 3.4 El algoritmo de reducción Montgomery y la multiplicación modular 3.4.1 Acerca de las implementaciones en hardware 3.5 Exponenciación modular 3.5.1 Algoritmo de exponenciación binaria L-R y R-L 4 IMPLEMENTACIÓN Y RESULTADOS 4.1 Generador de Números Aleatorios 4.1.1 Simulación y Resultados 4.2 Multiplicador modular Montgomery 4.2.1 Simulación y Resultados 4.3 Exponenciador Modular Montgomery 4.3.1 Exponenciador MMExp-R 4.3.2 Simulación y Resultados del módulo MMExp-R 4.3.3 Exponenciador MMExp-M 4.3.4 Simulación y Resultados del módulo MMExp-M 4.4 Encriptador 4.4.1 Simulación y Resultados 4.5 Divisor 4.5.1 Simulación y Resultados del Divisor 4.6 Módulo Ln(x) 4.6.1 Simulación y Resultados del módulo Ln(x) 4.7 Desencriptador 4.7.1 Simulación y Resultados 5 CONCLUSIÓN Y TRABAJOS A FUTURO 5.1 Conclusiones 5.2 Trabajos a futuro A TEORÍA DE NÚMEROS A.1 Conceptos Básicos A.2 Congruencias y Aritmética modular A.2.1 Operaciones Modulares A.2.2 Congruencia A.2.3 Sistema de congruencias lineales B CÓDIGO VHDL DE LOS MÓDULOS PRINCIPALES B.1 PRBG B.2 sumador B.3 Divisor B.4 FSM_Divisor B.5 MontgomeryMM B.6 FSM_MontgomeryMM B.7 FSM_MMExp B.8 FSM_Encriptador B.9 FSM_Desencriptador Referencias | |
| dc.format | application/PDF | |
| dc.language.iso | spa | - |
| dc.publisher | Biblioteca Digital wdg.biblio | |
| dc.publisher | Universidad de Guadalajara | |
| dc.rights.uri | https://www.riudg.udg.mx/info/politicas.jsp | |
| dc.subject | Hardware Reconfigurable | |
| dc.subject | Sistema Criptografico | |
| dc.subject | Sistema Criptografico De Paillier | |
| dc.title | Núcleo criptográfico de clave pública: Una implementación del sistema criptográfico de Paillier | |
| dc.type | Tesis de Maestria | |
| dc.rights.holder | Universidad de Guadalajara | |
| dc.rights.holder | Rios Arrañaga, Jaime David | |
| dc.coverage | GUADALAJARA, JALISCO | |
| dc.type.conacyt | masterThesis | - |
| dc.degree.name | MAESTRIA EN CIENCIAS EN INGENIERIA ELECTRONICA Y COMPUTACION | - |
| dc.degree.department | CUCEI | - |
| dc.degree.grantor | Universidad de Guadalajara | - |
| dc.degree.creator | MAESTRO EN CIENCIAS EN INGENIERIA ELECTRONICA Y COMPUTACION | - |
| Aparece en las colecciones: | CUCEI | |
Ficheros en este ítem:
| Fichero | Tamaño | Formato | |
|---|---|---|---|
| MCUCEI10038.pdf Acceso Restringido | 623.09 kB | Adobe PDF | Visualizar/Abrir Request a copy |
Los ítems de RIUdeG están protegidos por copyright, con todos los derechos reservados, a menos que se indique lo contrario.