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https://hdl.handle.net/20.500.12104/79971Registro completo de metadatos
| Campo DC | Valor | Lengua/Idioma |
|---|---|---|
| dc.contributor.advisor | Raygoza Panduro, Juan José | |
| dc.contributor.advisor | Ortega Cisneros, Susana | |
| dc.contributor.author | Sandoval López, José Itzcóatl | |
| dc.date.accessioned | 2019-12-24T02:33:18Z | - |
| dc.date.available | 2019-12-24T02:33:18Z | - |
| dc.date.issued | 2017-01-09 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12104/79971 | - |
| dc.identifier.uri | https://wdg.biblio.udg.mx | |
| dc.description.abstract | La tecnología Multicore (Multiprocesador) es un nuevo enfoque que sirve de puentepara la creciente necesidad de cómputo entre las aplicaciones y el rendimientoentregado por los procesadores existentes. Un punto clave, para lograr un buen funcionamiento,son las arquitecturas de interconexión de alto rendimiento para SistemasMulticore On Chip (MCSoC). Una arquitectura de interconexión conocida como NetworkOn Chip, proporciona paquetes en lugar de palabras en la comunicación denúcleos de procesamiento. Es decir: mediante la conmutación de paquetes de maneraasíncrona se incrementa el ancho de banda y se mejora la distribución y propagaciónde retardos entre los núcleos de procesamiento;El presente trabajo se enfoca en la metodología de diseño de interconexión, para unsistema de procesamiento de cifrado de información multinúcleo, otorgando velocidadde operación entre los distintos núcleos de procesamiento, atendiendo las necesidadesde cómputo de hoy en día. Además de dar pie para que se generen nuevos trabajossobre la evolución y adaptación de MCSoC. | |
| dc.description.tableofcontents | Lista de Acrónimos 11 Agradecimientos 13 Resumen 15 Abstract 17 1. Introducción 19 1.1. Tecnología Multiprocesador (Multicore). . . . . . . . . . . . . . . . . 20 1.2. Red De Comunicación Integrada . . . . . . . . . . . . . . . . . . . . . 20 1.3. Dispositivos Reconfigurables . . . . . . . . . . . . . . . . . . . . . . . 21 1.4. Justificación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 1.5. Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 1.5.1. Objetivo General . . . . . . . . . . . . . . . . . . . . . . . . . 22 1.5.2. Objetivos Específicos . . . . . . . . . . . . . . . . . . . . . . . 22 1.6. Hipótesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 1.7. Metodología . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 1.8. Resultados Esperados . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 2. Tecnologías Multiprocesador y Multinúcleo 25 2.1. Paralelismo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 2.2. Cálculo de la aceleración obtenida con el paralelismo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 2 2.2.1. Ley De Amdahl . . . . . . . . . . . . . . . . . . . . . . . . . . 27 2.2.2. Ley De Gustafson . . . . . . . . . . . . . . . . . . . . . . . . . 29 2.3. Clasificación del paralelismo . . . . . . . . . . . . . . . . . . . . . . . 30 2.4. Arquitecturas para sistemas con procesamiento en paralelo . . . . . . 35 2.4.1. Clasificación de los procesadores . . . . . . . . . . . . . . . . . 37 2.4.2. MCSoC (Multicore Systems On-Chip) . . . . . . . . . . . . . 38 2.4.3. MCSoC Heterogéneo Y MCSoC Homogéneo . . . . . . . . . . 39 2.5. MCSoC y su interconexión . . . . . . . . . . . . . . . . . . . . . . . . 39 2.6. Dependencias en arquitecturas paralelas . . . . . . . . . . . . . . . . 41 2.7. Trabajos previos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43 2.7.1. Sistema Multicore Embebido Basado en Microblaze . . . . . . 43 2.7.2. Una Arquitectura Multinúcleo de Alto Rendimiento Computacional Científica Utilizando FPGAs . . . . . . . . . . 45 2.7.3. Implementación en Verilog de Motores de Cifrado Paralelo de AES para Procesador en matrices . . . . . . . . . 48 2.7.4. Paralelización del Algoritmo Criptográfico GOST Empleando el Paradigma de Memoria Compartida . . . . . . 52 2.7.5. TILE Pro64TM . . . . . . . . . . . . . . . . . . . . . . . . . . 53 3. Red de Comunicación Integrada (Network on Chip) 57 3.1. Network on Chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 3.2. Modelo de interconexión de sistemas abiertos . . . . . . . . . . . . . . 58 3.2.1. Descripción de las capas del modelo de interconexión . . . . . 59 3.3. Características de una NoC . . . . . . . . . . . . . . . . . . . . . . . 62 3.4. Topologías para NoC . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 3.5. Mecanismos de conmutación en una NoC . . . . . . . . . . . . . . . . 70 3.5.1. Conexión por conmutación de circuitos . . . . . . . . . . . . . 72 3.5.2. Conexión por conmutación de paquetes . . . . . . . . . . . . . 73 3.5.3. Estructura de un paquete . . . . . . . . . . . . . . . . . . . . 74 3.5.4. Técnicas de transferencia de paquetes . . . . . . . . . . . . . . 75 3 3.6. Mecanismos de control de flujo de flits . . . . . . . . . . . . . . . . . 78 3.7. Mecanismos de encaminamiento . . . . . . . . . . . . . . . . . . . . . 79 3.7.1. Inanición, bloqueo de punto muerto y bloqueo activo . . . . . 79 3.7.2. Algoritmos de encaminamiento . . . . . . . . . . . . . . . . . 80 3.7.3. Tablas de encaminamiento . . . . . . . . . . . . . . . . . . . . 82 3.7.4. Encaminamiento combinacional . . . . . . . . . . . . . . . . . 83 3.8. Interfaces de red . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 3.9. Calidad de servicio (QoS) . . . . . . . . . . . . . . . . . . . . . . . . 85 3.9.1. Niveles de QoS en una red . . . . . . . . . . . . . . . . . . . . 86 3.10. Trabajos previos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 3.10.1. Propuesta de una arquitectura para conmutadores de red en chip con control de flujo de datos basado en conmutación de circuitos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 3.10.2. Diseño de una interface de red de baja latencia utilizando doble registro de memoria para NoC . . . . . . . . . . . . . . . . . . 88 4. Sistema Multiprocesador con Red de Comunicación Integrada 91 4.1. Estándar Avanzado de Encriptación AES . . . . . . . . . . . . . . . . 92 4.2. Núcleo de procesamiento (AES Core) . . . . . . . . . . . . . . . . . . 93 4.2.1. Add-Round-Key . . . . . . . . . . . . . . . . . . . . . . . . . . 95 4.2.2. Sub-Bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95 4.2.3. Shift-Rows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 4.2.4. Mix-Columns . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 4.2.5. Contadores . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102 4.2.6. Unidad de control . . . . . . . . . . . . . . . . . . . . . . . . . 104 4.3. Núcleo de procesamiento Expander Key Core . . . . . . . . . . . . . 106 4.3.1. Key Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107 4.3.2. Contadores y unidad de Control . . . . . . . . . . . . . . . . . 108 4.4. Red de Comunicación Integrada . . . . . . . . . . . . . . . . . . . . . 110 4.4.1. Handshake entre las interfaces de red de los núcleos . . . . . . 110 4 4.4.2. Interfaz para el núcleo AES Core . . . . . . . . . . . . . . . . 111 4.4.3. Interfaz para el núcleo Expander Key Core . . . . . . . . . . . 113 4.4.4. Funcionamiento de las interfaces . . . . . . . . . . . . . . . . . 114 4.4.5. Topología . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118 4.4.6. Paquetes de información . . . . . . . . . . . . . . . . . . . . . 119 4.4.7. Conmutador . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121 5. Pruebas y Resultados 129 5.1. AES Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130 5.2. Expander Key Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133 5.3. Sistema con núcleos de procesamiento . . . . . . . . . . . . . . . . . . 135 5.4. Árbitro controlador de buses . . . . . . . . . . . . . . . . . . . . . . . 139 6. Conclusiones y Trabajos Futuros 143 6.0.1. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . 143 6.0.2. Trabajos futuros . . . . . . . . . . . . . . . . . . . . . . . . . 144 6.0.3. Publicaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . 145 A. Mecanismo de conmutación 4 bits (switch) 147 A.1. Conmutador de 4 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . 147 A.2. Arreglo de multiplexores para el conmutador . . . . . . . . . . . . . . 150 A.3. Multiplexor para los conmutadores . . . . . . . . . . . . . . . . . . . 151 Bibliografía 153 | |
| dc.format | application/PDF | |
| dc.language.iso | spa | |
| dc.publisher | Biblioteca Digital wdg.biblio | |
| dc.publisher | Universidad de Guadalajara | |
| dc.rights.uri | https://www.riudg.udg.mx/info/politicas.jsp | |
| dc.subject | Multicore | |
| dc.subject | Interconexion | |
| dc.subject | Network On Chip | |
| dc.title | Sistema Multiprocesador con Red de Comunicación Integrada en Dispositivos Reconfigurables | |
| dc.type | Tesis de Maestria | |
| dc.rights.holder | Universidad de Guadalajara | |
| dc.rights.holder | Sandoval López, José Itzcóatl | |
| dc.coverage | GUADALAJARA, JALISCO | |
| dc.type.conacyt | masterThesis | - |
| dc.degree.name | MAESTRIA EN CIENCIAS EN INGENIERIA ELECTRONICA Y COMPUTACION | - |
| dc.degree.department | CUCEI | - |
| dc.degree.grantor | Universidad de Guadalajara | - |
| dc.degree.creator | MAESTRO EN CIENCIAS EN INGENIERIA ELECTRONICA Y COMPUTACION | - |
| Aparece en las colecciones: | CUCEI | |
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