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Título:	Implementación en hardware de un sumador de punto flotante basado en el estándar IEEE 754-2008
Palabras clave:	Aritmética binaria;FPGA;VHDL;Sistema Embebidos
Editorial:	Universidad de Guadalajara
Descripción:	Este artículo presenta el diseño de un sumador de punto flotante descrito en lenguaje VHDL, basado en el estándar para Aritmética de Punto Flotante de IEEE (754™-2008) para microprocesadores, del cual se utiliza el formato binario para precisión simple de 32 bits. El estándar define formatos para representar diferentes tipos de datos los cuales son: normal, subnormal, cero positivo, cero negativo, infinito positivo, infinito negativo y no un número (NaN). Muchas aplicaciones basadas en procesadores embebidos requieren la capacidad para realizar operaciones aritméticas de punto flotante, lo cual es fundamental para una mejor precisión y desempeño del sistema en el procesamiento de los datos. El sumador ha sido diseñado considerando los parámetros de velocidad, área utilizada dentro de la FPGA y consumo de potencia estimada, además el circuito ha sido sintetizado y simulado sobre las FPGAs Spartan®3 (3s200ft256-4), Virtex® II (2v1000fg256-4) y Virtex® 4 (4vfx12sf363-12) de la familia Xilinx®. El sumador ha sido diseñado a bloques de modo que podamos optimizar el proceso de cálculo por medio de las líneas de control, para que solo la unidad indicada procese los datos. El circuito ha sido interconectado en un diagrama esquemático principal para la fácil incorporación de los bloques de control, entradas, salidas, cálculo simbólico y aritmético.
URI:	https://hdl.handle.net/20.500.12104/95796
Otros identificadores:	http://www.e-gnosis.udg.mx/index.php/eg/article/view/118
Aparece en las colecciones:	Revista e-Gnosis

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